Einleitung: Immer mehr Kommunikationssysteme arbeiten heutzutage in breiten Frequenzbändern, insbesondere für drahtlose Kommunikationsanwendungen mit hohen Anforderungen an Sicherheit und Störfestigkeit. Mit zunehmender Geschwindigkeit der Signalverarbeitungsgeräte steigen auch die Datenabtastraten. In einigen Bereichen der elektronischen Informationstechnik müssen Bandbreite und Dynamikbereich so groß wie möglich sein, um einen breiteren Frequenzsuchbereich zu erreichen und mehr Informationen zu erfassen. Daher stellen Kommunikationssysteme höhere Anforderungen an die A/D-Abtastschaltungen der Signalverarbeitungs-Frontends. Sie benötigen schnelle A/D-Wandlungsgeschwindigkeiten und eine hohe Abtastgenauigkeit, um die Systemverarbeitungsanforderungen zu erfüllen. Die Entwicklung programmierbarer Gate-Arrays (FPGAs) hat die Art und Weise, wie digitale Systeme entworfen werden, grundlegend verändert. Der Einsatz von FPGAs ermöglicht ein hochflexibles Design digitaler Systeme und hat zu deren breiter Anwendung geführt. Die Entwicklung der nächsten FPGA-Generation – Virtex II-PRO – hat die Funktionalität von FPGAs weiter verbessert, erfordert aber auch höhere Datenübertragungsraten. Lag der Fokus früher auf der Erhöhung der Prozessorgeschwindigkeit, liegt er heute auf der schnelleren Datenübertragung zwischen den Chips. Daher ist die Entwicklung von Ein-/Ausgabeschnittstellen für Hochgeschwindigkeits-Datenerfassungssysteme von besonderer Bedeutung. 1. Einführung in das Hochgeschwindigkeits-Datenerfassungssystem Das Blockdiagramm des Datenerfassungssystems ist in Abbildung 1 dargestellt. Das Eingangssignal mit mittlerer Frequenz wird von der A/D-Abtastschaltung abgetastet und in ein LVDS-Signal umgewandelt, das anschließend an das FPGA gesendet wird. Alternativ kann es über den RocketIO-Port des FPGA von der Hochgeschwindigkeitsschnittstelle ausgegeben oder über den LVDS-Port des FPGA in einem Hochgeschwindigkeitscache gespeichert und dann über die Niedriggeschwindigkeitsschnittstelle ausgegeben werden. Das FPGA verwaltet primär die externe Schnittstelle und steuert und verwaltet den Hochgeschwindigkeitscache. Die Taktsteuerungsschaltung synchronisiert und gleicht den A/D-Wandler und das FPGA aus. 2. Forschung zu Ein-/Ausgabeschnittstellen Die Virtex II-PRO-Serie basiert auf dem Virtex II-FPGA und verfügt über eine integrierte Hochgeschwindigkeits-E/A-Schnittstelle sowie einen IBM PowerPC-Prozessor. Es ermöglicht System-on-a-Chip-Designs mit extrem hoher Bandbreite, unterstützt diverse differentielle Schnittstellen wie LVDS und LVPECL und ist hochgradig anpassungsfähig. Die High-Speed-Serial-Technologie (MGT) nutzt die RocketIO-Technologie und integriert eine serielle 3,125-Gbit/s-Schnittstelle mit mehreren Terminals in ein programmierbares Logikbaustein. Diese Technologie umfasst Gigabit-Ethernet, 10-Gigabit-Ethernet, 3GIO, SerialATA, Infiniband und Fibre Channel und bietet somit eine Komplettlösung für Hochleistungsschnittstellen. LVDS (Low Voltage Differential Signaling) ist eine differentielle Signalübertragungstechnologie mit geringer Amplitude (siehe Abbildung 2). Sie verwendet Signale mit sehr niedriger Amplitude (100–450 mV) zur Datenübertragung über zwei parallele Leiterbahnen auf der Leiterplatte oder symmetrische Kabel. Die Ströme in den beiden parallelen differentiellen Signalleitungen fließen in entgegengesetzte Richtungen. Störsignale werden gleichzeitig in beide Leitungen eingekoppelt, der Empfänger berücksichtigt jedoch nur die Differenz der beiden Signale und eliminiert so das Rauschen. Da sich die elektromagnetischen Felder um die beiden Signalleitungen gegenseitig aufheben, erzeugt die differentielle Signalübertragung deutlich weniger elektromagnetische Strahlung als die Eindraht-Signalübertragung. Dies verbessert die Übertragungseffizienz und reduziert den Stromverbrauch. Im Hochgeschwindigkeits-Datenerfassungssystem kommt der neueste A/D-Wandler MAX104A zum Einsatz. Dieser Chip ist das neueste Produkt von Maxim Integrated und bietet eine Abtastfrequenz von bis zu 1 GHz sowie eine Abtastgenauigkeit von 8 Bit. Der Chip gibt ein PECL-Signal (Positive Emitter-Coupled Logic) aus. PECL-Signale haben einen geringeren Pegelhub als ECL-Signale und eignen sich daher für schnelle serielle oder parallele Datenverbindungen. Die Struktur der PECL-Ausgangsschaltung ist in Abbildung 3 dargestellt. Diese Schaltung besteht aus einem differentiellen Transistorpaar und zwei Emitterfolgern. Die Ausgangsemitterfolger arbeiten im positiven Spannungsbereich, und es fließt immer Strom, auch ohne Signal. Dies trägt zur Verbesserung der Schaltgeschwindigkeit bei. Eine Standardausgangslast ist, wie in Abbildung 3 dargestellt, mit einem 50-Ω-Widerstand an einen VCCO-Pegel von -2 V angeschlossen. Unter dieser Lastbedingung beträgt der typische statische Pegel von OUT+ und OUT- VCCO - 1,3 V, und der Ausgangsstrom von OUT+ und OUT- liegt bei 14 mA. Die PECL-Struktur weist eine sehr niedrige Ausgangsimpedanz von typischerweise 4–5 Ω auf, was auf eine hohe Treiberleistung hindeutet. Befindet sich jedoch eine Übertragungsleitung zwischen der Last und dem PECL-Ausgang, führt die durch die niedrige Impedanz verursachte Fehlanpassung zu Überschwingen im Zeitbereich des Signals. 3. RocketIO-Design: Der Virtex II-PRO FPGA von Xilinx verwendet einen Vollduplex-Seriell-I/O-Transceiver mit Taktrückgewinnung und ermöglicht so die effiziente Implementierung verschiedener Protokolldesigns mit Bandbreiten von bis zu 3,125 Gbit/s pro Kanal. Der Transceiver unterstützt Datenraten von bis zu 3,125 Gbit/s pro Kanal und kann Kanalbündelung nutzen, um den stetig steigenden Anforderungen verschiedener Anwendungen an die Datenübertragungsrate gerecht zu werden. Das Virtex II-PRO Transceiver-Modul besteht aus einer Physical Coding Sublayer (PCS) und einer Physical Media Access (PMA). Die PCS stellt eine digitale Schnittstelle zur FPGA-Logik bereit und umfasst: Cyclic Redundancy Check (CRC), 8B/10B-Codecs und einen FIFO-Puffer (First-In-First-Out). Die PMA bietet eine analoge Schnittstelle zu externen Medien und umfasst: einen 20-fachen Taktmultiplizierer, einen Sendertaktgenerator, einen Sendepuffer, einen Serialisierer, eine Empfängertaktrückgewinnungsschaltung, einen Empfangspuffer, einen Deserialisierer, einen Vollduplex-Transceiver mit variabler Datenrate, eine programmierbare fünfstufige differentielle Ausgangsamplitudensteuerung (Anstiegsgeschwindigkeit) und ein programmierbares vierstufiges Ausgangsvorverzerrungsmodul. Das ursprüngliche Design von RocketIO war recht komplex, doch glücklicherweise stellte Xilinx eine Vielzahl ausgereifter und effizienter IP-Cores (Intellectual Property) zur Verfügung. Bei guter Beherrschung dieses Tools lässt sich der Designprozess erheblich beschleunigen und die Entwicklungs- und Debugging-Zeiten reduzieren. Da der IP-Core auf die Eigenschaften und die Struktur von Xilinx-FPGA-Bausteinen abgestimmt ist, kann er direkt mit den Low-Level-Hardware-Primitiven von Xilinx-FPGAs beschrieben werden, wodurch die FPGA-Leistung voll ausgeschöpft wird. Die Implementierungsergebnisse sind hinsichtlich Fläche und Geschwindigkeit zufriedenstellend. Beim Design sollten außerdem folgende Aspekte berücksichtigt werden: (1) Referenztakt: Für eine hohe Kommunikationsqualität ist eine Taktquelle mit hoher Stabilität und Präzision erforderlich. Jitter und Frequenzversatz sind zwei wichtige Indikatoren zur Beurteilung der Taktquelle. Der Frequenzversatz bezeichnet die Abweichung zwischen der Nennfrequenz und der tatsächlichen Frequenz des Takts und wird hauptsächlich durch die Quarzgenauigkeit beeinflusst. Da das RocketIO-Modul den Eingangsreferenztakt intern um den Faktor 20 verstärkt und eine Jittertoleranz des Eingangsreferenztakts von 40 ps aufweist, hat der Jitter des Referenztakts direkten Einfluss auf seine Leistung. Daher muss ein hochpräziser Referenztakt gewählt werden. Jitter bezeichnet allgemein die Abweichung des Zyklusmusters eines periodischen Signals unter realen Bedingungen vom Muster desselben Signals unter idealen Bedingungen. Ursachen für Jitter sind unter anderem mechanische Vibrationen des Taktquarzes, thermisches Rauschen der Bauelemente und Störungen durch die Stromversorgung. Jitter lässt sich in deterministischen und zufälligen Jitter unterteilen. Deterministischer Jitter wird durch periodische Faktoren wie Signalverluste während der Übertragung und Interferenz zwischen Symbolen (ISI) verursacht; zufälliger Jitter entsteht durch Gleichtaktstörungen wie thermisches Rauschen von Halbleiterbauelementen und Schwankungen der Stromversorgung. In den FPGAs der Virtex II-PRO-Serie ist das RocketIO-Modul in den oberen und unteren vier Kanälen verteilt. Bei einem Betrieb des RocketIO mit mehr als 2,0 Gbaud muss der Referenztakt differenziell (z. B. LVDS, LVPECH) über die dedizierten Differenztakt-Eingänge der vier Kanäle eingespeist werden. Andernfalls wird unnötiger Jitter im Taktsignal erzeugt. Bei einem Betrieb mit weniger als 2,0 Gbaud darf der interne DCM des FPGA nicht zur Takterzeugung des RocketIO verwendet werden, da der mit dem DCM multiplizierte Takt zu starkem Jitter führt. Dadurch kann die Empfangs-PLL des RocketIO den Sendetakt nicht stabil synchronisieren, was zu Fehlfunktionen des Systems führt. (2) Reset: In FPGAs der Virtex II-PRO-Serie ist der Reset-Pin des RocketIO-Moduls in zwei Teile unterteilt: Senden (TX_RESET) und Empfangen (RX_RESET). Da der Ausgangstakt des DCM vor der Synchronisierung auf den eingestellten Wert instabil ist, kann er nicht als Takt für die interne Logikschaltung verwendet werden. Daher kann die On-Chip-Logik erst nach der Synchronisierung des DCM-Ausgangstakts und nach einer angemessenen Verzögerung zurückgesetzt werden. Das RocketIO-Modul benötigt einen Reset-Eingang, der mindestens zwei USRCLK-Taktzyklen lang gehalten wird, um die Initialisierung des internen FIFO abzuschließen. (3) Leiterplattendesign: Im Leiterplattendesign sollten die Längen der Differenzialleitungen angepasst werden, um Signalverzerrungen zu minimieren. Um eine Übertragungsrate von 2,0 Gbaud zu erreichen, muss die tatsächliche Routing-Toleranz innerhalb jedes Leiterbahnintervalls des Differenzialleitungspaares auf unter 5 mil begrenzt sein. Der Abstand zwischen den beiden Leitungen im Differenzialleitungspaar sollte so gering wie möglich sein, um externe Störungen im Gleichtaktmodus zu vermeiden. Der Abstand zwischen den Differenzialleitungen sollte so konstant wie möglich gehalten werden, um Diskontinuitäten in der Differenzialimpedanzverteilung zu minimieren. Die Stromversorgungsebene dient als Signalschleife der Differenzialleitungen, da sie die geringste Übertragungsimpedanz aufweist und somit das Rauschen reduziert. Da jede Durchkontaktierung einen Verlust von 0,5–1,0 dB verursachen kann, sollte deren Anzahl minimiert werden. Durchkontaktierungen und Pads sollten so klein wie möglich sein, und es sollten keine Pads dort hinzugefügt werden, wo Durchkontaktierungen durch nicht verbundene Bereiche verlaufen. Durchkontaktierungen in Differenzialpaaren sollten nicht nur in ihrer Anzahl übereinstimmen, sondern auch eng beieinander liegen, um eine gleichmäßige Impedanzverteilung zu gewährleisten. Vermeiden Sie 90°-Leiterbahnen, die Impedanzdiskontinuitäten verursachen; verwenden Sie stattdessen abgerundete Kanten oder 45°-Biegungen. Beim Routing sollte die Anzahl der Biegungen links und rechts ähnlich sein, um Signalverzerrungen durch die Differenzialleitungsübertragung zu reduzieren. Bei gemischten analog-digitalen Systemen sollten erstens Entkopplungskondensatoren zwischen Versorgungs- und Masseleitungen eingefügt werden; zweitens sollte die Breite der Versorgungs- und Masseleitungen maximiert werden, idealerweise mit breiteren Masseleitungen als Versorgungsleitungen, wobei Masseleitungsbreite > Versorgungsleitungsbreite > Signalleitungsbreite gelten sollte; drittens sollte eine einheitliche Masse verwendet werden, die die Leiterplatte in analoge und digitale Bereiche unterteilt. Analoge Signale werden in den analogen Bereichen aller Leiterplattenlagen geführt, während digitale Signale in den digitalen Bereichen geführt werden. In diesem Fall fließt kein Rückstrom des digitalen Signals in die Masse des analogen Signals. Nach diesen Designverbesserungen wird der Rauscheinfluss deutlich reduziert. 4 Schnittstellenlösungen Angesichts der steigenden Nachfrage nach Hochgeschwindigkeits-Datenübertragungsdiensten gewinnt die hochwertige Verbindung von Hochgeschwindigkeits-ICs zunehmend an Bedeutung. Geringer Stromverbrauch und ein hohes Signal-Rausch-Verhältnis sind die zentralen Herausforderungen. Das in diesem Beitrag vorgestellte Hochgeschwindigkeits-Erfassungssystem verfügt über zwei Schnittstellen zwischen den Chips: PECL und LVDS. Die Verbindung dieser beiden Schnittstellen ist ein Schlüsselfaktor für die Systemleistung. Da LVDS-Ein- und -Ausgänge intern aufeinander abgestimmt sind, kann die Verbindung direkt erfolgen (siehe Abbildung 4). Im FPGA müssen der differentielle Eingangs-Taktpuffer (IBUFDS), der differentielle globale Eingangs-Taktpuffer (IBUFGDS) und der differentielle Ausgangs-Taktpuffer (OBUFDS) instanziiert werden. In dieser Anwendung werden die Sende- und Empfangs-FIFOs mit Dual-Port-Block-RAM realisiert, der Taktmultiplizierer verwendet eine Delay-Locked Loop (DLL), und der Frame-Decoder besteht aus einem 30-Bit-Paralleldatengenerator, einem Synchronisationswort-Erkennungsarray und einer Empfangszustandsmaschine. Ein Teil des FPGA-Codes sieht wie folgt aus: PECL-Verbindungen verwenden üblicherweise DC-Kopplung. Bei DC-Kopplung ist der PECL-Ausgang so ausgelegt, dass er eine 50-Ω-Last auf (VCC-2V) ansteuert (siehe Abbildung 5). Der FPGA-Code sieht wie folgt aus: Tests haben gezeigt, dass die Eingangs- und Ausgangsspezifikationen die Systemanforderungen erfüllen. Aufgrund der LVDS-Signalvorspannung von 1,25 V, der Spannungshub von nur 350 mV und der Übertragungsrate von ≥100 Mbit/s ist die Leiterplattenfertigung im Hardware-Schaltungsdesign entscheidend und erfordert mindestens eine vierlagige Leiterplatte. Um sicherzustellen, dass Störsignale im Gleichtaktmodus an die Differenzialpaare angelegt werden (ohne die Datenkorrektheit zu beeinträchtigen), muss der Abstand zwischen den Differenzialpaaren so gering wie möglich sein. Der FPGA-Chip benötigt im Betrieb einen Treiberstrom von mehr als 500 mA. Gleichzeitig muss aufgrund potenzieller Ratenänderungen an mehreren Ausgangspins jedes Paar von Versorgungs- und Masse-Pins ordnungsgemäß überbrückt werden. 5. Zusammenfassung: Dieser Artikel beschreibt die Implementierung von Ein-/Ausgabeschnittstellen in einem FPGA-basierten Hochgeschwindigkeits-Datenerfassungssystem, stellt das RocketIO-Design in einem Hochgeschwindigkeits-Übertragungssystem vor und erläutert die Schaltungsstruktur und Verbindungsmethoden der LVDS- und LVPECL-Schnittstellen, die in unserem entwickelten Hochgeschwindigkeits-Datenübertragungssystem Anwendung finden. Die Übertragungsgeschwindigkeit von RocketIO erreicht 2,5 Gbaud, und die Übertragungsrate auf dem LVDS-Bus beträgt 120 Mbit/s bei stabiler Systemleistung.