Zusammenfassung: Dieser Artikel beschreibt den Entwurf einer Ultraschall-Leistungsquelle auf Basis der Direct Digital Synthesis (DDS)-Technologie. Er erläutert detailliert die DDS-Signalgenerierungsschaltung, die Leistungsverstärkungsschaltung und die Anpassung zwischen Ultraschall-Leistungsquelle und Wandler, allesamt basierend auf einem Field Programmable Gate Array (FPGA). Im Vergleich zu herkömmlichen DDS-Systemen erreicht die Leistung dieses Systems das für industrielle Anwendungen erforderliche Niveau. Schlüsselwörter: Direct Digital Synthesis, Programmable Gate Array, Ultraschall. In den letzten Jahren haben Ultraschallanwendungen in der Industrie, wie z. B. die Ultraschall-Fehlerprüfung und -Reinigung, zunehmend an Bedeutung gewonnen. Mit der wachsenden Popularität der Ultraschallforschung ist der Bedarf an effektiven Ultraschall-Leistungsquellen, die die Anforderungen erfüllen, dringend geworden, da deren Leistungseigenschaften die Ultraschallforschung direkt beeinflussen. Die genannten Forschungsarbeiten erfordern Ultraschallwellen mit hoher Auflösung, hoher Stabilität, hoher Leistung und einem breiten Frequenzabstimmbereich. Daher schlägt dieser Artikel ein Schema auf Basis der FPGA-DDS-Technologie zur Erzeugung von Ultraschall-Leistungsquellen vor, das bereits in der praktischen Akustikforschung Anwendung gefunden hat. I. Systemprinzip und -eigenschaften Das Systemprinzip ist in Abbildung 1 dargestellt. Das System nutzt einen FPGA-Chip (Field-Programmable Gate Array) zur Erzeugung von Wellenformsignalen mit Frequenzen von 1 kHz bis 100 kHz mittels direkter digitaler Frequenzsynthese (DDS). Die Leistungsverstärkung erfolgt über ein Leistungsverstärkermodul. Dessen Ausgang treibt einen piezoelektrischen Wandler an, der über ein Anpassungsnetzwerk, bestehend aus einem Ausgangstransformator und einer Induktivität, Ultraschallwellen erzeugt. Die Hauptmerkmale dieses Systems sind: (1) Die Wellenformsignale werden mittels digitaler DDS-Technologie erzeugt und zeichnen sich durch hohe Auflösung, gute Stabilität und einen großen Frequenzbereich aus. Die Systemfrequenz driftet während des Betriebs nicht. (2) Das Leistungsverstärkermodul bietet einen stabilen Systembetrieb und erreicht eine Leistung von bis zu 500 W. (3) Das System empfängt Steuerdaten und Rückmeldungen über die serielle Schnittstelle des Host-Computers, was eine flexible und komfortable Bedienung ermöglicht. II. Systemhardware-Implementierung 2.1 DDS-Prinzip und Schaltungsimplementierung Die DDS-Technologie ist eine Phaseninkrementierungstechnologie für digitale Steuersignale. Sie zeichnet sich durch hohe Frequenzauflösung, gute Stabilität und die Fähigkeit zur flexiblen Generierung verschiedenster Signale aus. Der auf DDS basierende Wellenformgenerator ändert die Ausgangsfrequenz durch Änderung des Wertes Δphase (Grad pro Taktzyklus) im Phaseninkrementregister. Wie in Abbildung 2 dargestellt, wird bei jedem Taktimpuls am Ausgangslatch des N-Bit-Volladdierers das im Phaseninkrementregister gespeicherte Frequenzsteuerwort zum Ausgang des N-Bit-Volladdierers addiert. Der gespeicherte Ausgang des Phasenakkumulators dient anschließend als Adresse für den Wellenformspeicher. Der zu dieser Adresse im Wellenformspeicher gespeicherte Wert ist der Amplitudenwert eines Wellenformsynthesepunkts, der dann mittels D/A-Wandlung in einen analogen Ausgangswert umgewandelt wird. Beim Eintreffen des nächsten Taktsignals wird der Ausgang des Phasenakkumulators erneut mit dem Frequenzsteuerwort addiert, sodass die Adresse des Wellenformspeichers am nächsten Amplitudenpunkt der synthetisierten Wellenform liegt. Schließlich erfasst der Phasenakkumulator genügend Punkte, um die gesamte Wellenform zu bilden. Die Ausgangssignalfrequenz des DDS berechnet sich nach folgender Formel: F_out = (△_Phase × FCLK) / 2N (1). Die Frequenzauflösung des DDS ist definiert als: F_out = FCLK / 2N (2). Da die Frequenz des Referenztakts in der Regel fest ist, bestimmt die Anzahl der Bits des Phasenakkumulators die Frequenzauflösung. Je mehr Bits, desto höher die Frequenzauflösung. 2.2 FPGA-Implementierung des DDS: FPGAs (Field Programmable Gate Arrays) sind programmierbare Bausteine, die Mitte der 1980er-Jahre entwickelt wurden. Sie zeichnen sich durch fortschrittliche und schnelle Programmiermethoden aus und ermöglichen die Online-Programmierung und -Modifizierung. Die allgemeine Betriebsfrequenz kann bis zu 100 MHz erreichen, weshalb das System zunehmend im Bereich des digitalen Schaltungsdesigns eingesetzt wird. In diesem System wird für das DDS-Design ein FPGA der Cyclone-Serie von Altera verwendet, genauer gesagt der Chip EP1C3T144C8. (1) Phasenwortregister: Es handelt sich um ein 24-Bit-Register mit parallelen Ein- und Ausgängen zur Speicherung von 24-Bit-Phasenwerten, d. h. Frequenzsteuerwörtern. Im Betrieb können die Frequenzsteuerwörter über die serielle Schnittstelle des Host-Computers eingelesen werden. (2) Phasenakkumulator: Der Phasenakkumulator dient der Akkumulation der Phasenwörter, die die Frequenz repräsentieren. Der Wert des Phasenworts bestimmt die Frequenz des Ausgangssignals. Wie in Abbildung 3 dargestellt, verwendet der Akkumulator in diesem System eine 24-Bit-Struktur. Würde man direkt einen Addierer mit breiter Bitbreite verwenden, würde die Verzögerung des Addierers die Verarbeitungsgeschwindigkeit des Akkumulators stark einschränken. Daher wird eine Struktur aus drei kaskadierten 8-Bit-Akkumulatoren verwendet. Jede Stufe verwendet einen kleinen Akkumulator, um einen Teil der Bits zu akkumulieren. Der Übertragswert wird dann zur weiteren Akkumulation an die nächste Stufe weitergegeben, wodurch die Systemgeschwindigkeit erhöht wird. (3) Struktur der Lookup-Tabelle: In diesem System dienen die oberen 8 Bits des Akkumulators als Adresse der Lookup-Tabelle. Die oberen 2 Bits bestimmen den Quadranten. Im FPGA wird die Sinustabelle mithilfe eines ROMs implementiert. Um Ressourcen zu sparen, genügt es aufgrund der Symmetrie der Sinuswelle, den Sinuswert im ersten Quadranten zu speichern (siehe Abbildung 4). Der Logikfluss der Lookup-Tabelle ist in Abbildung 5 dargestellt. 2.3 Implementierung der DA-Wandlungsschaltung: Für dieses System wurde aufgrund der Anforderungen an eine hohe DA-Wandlungsgeschwindigkeit bei hohen Frequenzen der AD9750 von DA Corporation ausgewählt. Es handelt sich um einen 10-Bit-DA-Wandler mit einer Wandlungsgeschwindigkeit von 125 MSPS. Die typische Verschaltung ist in Abbildung 6 dargestellt. 2.4 Implementierung von Filterung, Verstärkung und Impedanzanpassung Da der Frequenzbereich des Ultraschalls im System etwa zwischen 1 kHz und 100 kHz liegt, wird ein Sallen-Key-Tiefpassfilter zur Vorwärtsfilterung verwendet. Dessen Schaltungsaufbau ist in Abbildung 7 dargestellt. Um einen effizienten und stabilen Systembetrieb zu gewährleisten, wurde ein integriertes Leistungsverstärkermodul D-500W ausgewählt. Bei der Auslegung der Ultraschall-Leistungsquelle ist die Anpassung zwischen Generator und Wandler entscheidend, da sie maßgeblich darüber entscheidet, ob das Ultraschallgerät ordnungsgemäß und effizient arbeitet. Die Anpassung zwischen Ultraschallgenerator und Wandler umfasst zwei Aspekte: Impedanzanpassung und Abstimmungsanpassung. Die Impedanzanpassung transformiert die Wandlerimpedanz auf die optimale Last, d. h. sie führt eine Impedanztransformation durch. Die Abstimmungsanpassung stellt sicher, dass Spannung und Strom am Wandler phasengleich sind und maximiert so die Effizienz. Gleichzeitig kann die Serienresonanz die Spannung am Wandler erhöhen, was die Anregung des piezoelektrischen Wandlers begünstigt. Die Impedanzanpassung in diesem System erfolgt mittels eines Hochfrequenztransformators. Das Ausgangssignal des Leistungsverstärkers wird über den Hochfrequenztransformator an den Ultraschallwandler angelegt (siehe Abbildung 8), wodurch eine gute Anpassung erzielt wird. III. Experimentelle Ergebnisse: Die Parameter des im Experiment verwendeten Ultraschallwandlers sind: Resonanzfrequenz f (kHz) 49,05, äquivalente Impedanz R (Ω) 73,9, statische Kapazität C0 (nF) 4,94. Die Frequenz des vom FPGA erzeugten Sinussignals beträgt 49,5 kHz. Die Signalverläufe der Ausgangsspannung des Leistungsverstärkers und der Eingangsspannung am Wandler sind in der folgenden Abbildung dargestellt. Es ist ersichtlich, dass der Signalverlauf des Systems bei hohen Frequenzen relativ stabil ist und ein kontinuierlicher Betrieb mit hoher Leistung möglich ist, wobei ein relativ unveränderter Signalverlauf erzielt wird.